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电子设计创新领先企业Cadence设计系统公司，日前宣布富士通半导体有限公司已经采用Cadence签收可制造性设计(DFM)技术，用于其复杂的28纳米ASIC及系统级芯片（SoC）混合信号设计。通过采用Cadence DFM技术帮助富士通半导体工程师在开发其高端消费电子产品新一代核心芯片中，确保高良品率、可预测性与更快的硅实现。Cadence的硅实现端到端数字与模拟流程在Virtuoso定制/模拟与Encounter数字流程中提供了DFM in-design技术。
“对市面上的所有供应商进行广泛评估之后，我们选择了完整的Cadence DFM系列技术用于我们最高端的ASIC与SoC设计，”富士通半导体有限公司设计平台开发部System LSI技术主管Hiroshi Ikeda说，“这种可靠的DFM技术让我们有充足的信心以最快的周转时间、最高的质量管理复杂的高级28纳米芯片生产。而且无缝集成到Cadence Virtuoso和Encounter流程，使我们的设计团队可以非常直接地在其日常工作中采用和发挥其优势。”
经过全面的评测之后，富士通半导体公司选择了Cadence光刻物理分析器、Cadence CMP Predictor和Cadence光刻电子分析器用于其ASIC和SoC设计的28纳米in-design物理签收和多样性优化。
随着工艺尺寸缩小到28纳米以下，Cadence DFM技术帮助富士通半导体解决精确建模、预测物理及电多变性（布局导致的效应）这些影响芯片良品率与性能的重要挑战。Cadence in-design DFM签收工具帮助工程师在数字与定制设计实现时分析这些影响，并修正问题，而不是像过去那样在设计已经完成，准备流片的时候才进行DFM签收检查，这种方法的风险太大、成本太高。
“我们一直集中资源与领先的晶圆厂合作，提供实用的流程，确保诸如富士通半导体这样的公司能够充满自信地设计出复杂的芯片，实现他们达到最高良品率与质量的目标，”Cadence硅实现产品营销部主管David Desharnais说，“我们已经看到我们的Cadence DFM技术，特别是‘in-design’DFM，正在被众多顶尖半导体公司全面采用，因为它获得了多个晶圆厂的认证，能够高效解决设计链中重要的衔接问题。”
Cadence光刻物理分析器应用专属的功能算法提供了直接明了的可升级能力，这样就实现了超快的芯片收敛。Cadence CMP Predictor可帮助富士通半导体的工程师通过广泛的模拟，及早发现其生产工艺中的拓扑变化。富士通半导体设计团队使用Cadence光刻电子分析器对库进行分辨与优化，及早发现因布局的不同而产生的变化，从而确保设计符合其计划的性能指标。
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