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| Cadence Encounter技术助力pen-Silicon 11/20/2012 | |
| Cadence Encounter技术使Open-Silicon公司在28纳米ARM 双核 Cortex-A9处理器上达到2.2 GHz的性能 Open-Silicon公司实现突破性性能，同时取得功耗、面积和上市时间的重大提升 全球电子设计创新领先企业Cadence设计系统公司日前宣布，领先的半导体设计和制造公司Open-Silicon, Inc.已采用来自Cadence Encounter RTL-to-signoff流程的最新创新技术，在28纳米ARM 双核Cortex -A9处理器上实现了2.2 GHz的性能。 Open-Silicon公司将最新的Encounter digital RTL-to-signoff产品用于针对移动计算应用的处理器内核。该RTL-to-Signoff流程包括RTL Compiler-Physical (RC-Physical)和Encounter Digital Implementation (EDI) System。EDI System拥有先进的GigaOpt 优化和时钟同步优化(CCOpt)技术，结合物理综合（RC-Physical）技术，相对于以前的流程，减少了10%的设计面积、降低了33%的时钟树功耗以及降低了27%的全部泄漏功耗，同时缩短了两周的设计收敛时间。 Open Silicon设计的芯片，成为世界领先的产品，其功耗、性能和面积 (PPA)以及产品研发时间都无与伦比。Open-Silicon在处理器实现方面的广泛经验涉及多个领域，包括网络/通讯、存储和计算，并有能力完成基于ARM的SoC交钥匙设计项目。运用Open-Silicon基于ARM技术设计的Center of Excellence(CoE)以及Cadence 优化的RTL-to-signoff流程，客户现在可以在其基于ARM技术的产品上实现针对不同市场而细分的性能和功耗组合。 Open-Silicon 工程部高级副总裁Taher Madraswala指出：“提高设计师生产率和缩短产品上市时间对于Open-Silicon SoC 快速发展至关重要。Cadence RTL-to-Sign-off流程的可预测性，包括从RC-Physical到 EDI System和用于sign-off的Encounter Timing System (ETS) 设计收敛，提高了Open-Silicon交付业界领先的、基于ARM处理器SoC设计的竞争优势。通过较短的时间，在高级工艺节点的典型条件下实现ARM 双核Cortex-A9处理器2.2GHz的高性能，这是Open-Silicon和Cadence 的能力及其努力合作的体现。在我们CoE芯片设计流程中，采用Encounter GigaOpt和CCOpt 技术，提高了PPA，并缩短产品上市时间，真正打破了格局。” Cadence Encounter RTL-to-signoff流程针对基于ARM处理器的设计进行了重大优化，便于设计团队优化PPA，实现世界上最先进的高性能、低功耗设计。该流程包括Encounter RC-Physical、EDI System和签收验证的Cadence QRC Extraction，以及ETS。EDI System中的全新GigaOpt技术，通过利用多CPU并行技术，比传统的优化引擎更快。此外，集成的CCOpt技术通过逻辑/物理优化，独特的时钟树同步综合技术极大地提升了PPA，同时能获得更好的设计效果。 作为这次成功的一个成果，Open-Silicon CoE对其用于实现高性能和基于ARM技术的SoCs中将Encounter RTL-to-signoff流程作为标准流程。 Cadence 硅实现部门研发高级副总裁Chi-Ping Hsu博士说：“我们祝贺Open-Silicon取得这一重大成就，感谢他们与Cadence 合作优化PPA(功耗，性能，面积)，实现世界上最精密最复杂的基于ARM处理器的设计。通过与我们伙伴的通力合作，Cadence 专注于让用户有能力实现高性能处理器，以适应当今众多的流行电子产品。” | |
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