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| Cadence SiP技术与Allegro Package Designer支持低端IC封装 10/25/2012 | |
| 全球电子设计创新领先企业Cadence设计系统公司日前宣布其Allegro 16.6 Package Designer与系统级封装(SiP)布局解决方案支持低端IC封装要求，满足新一代智能手机、平板电脑、超薄笔记本电脑的需要。Allegro 16.6 Package Designer 与 Cadence SiP Layout的新功能包括芯片置入腔体的支持，一种能提高效率的全新键合线应用模式，以及一种晶圆级芯片封装（WLCSP）功能，为IC封装设计提供业界最全面的设计与分析解决方案。 “高端与新一代IC封装设计的要求越来越高，这驱使着我们使用创新的设计工具与技术才能满足客户的需要，”Amkor的产品管理部门副总裁Choon Heung Lee说，“根据我们对Allegro Package Designer和Cadence SiP Layout的测试，我们希望Cadence的IC封装设计解决方案可以帮助我们解决高级封装设计日益严峻的挑战。” Cadence已经有能力通过Allegro工具，解决与小型/轻薄型消费电子产品IC封装有关的挑战。Allegro 16.6解决方案支持一种新的数据格式，支持腔体，实现功能改进，比如DRC与3D查看，支持芯片放置在腔体内。全新直观的键合线应用模式可通过专注于特定的焊线工艺提升产能。Cadence Allegro套件可实现高效率的WLCSP流程，可读写更简练的GDSII数据。全新的高级封装布线器基于Sigrity技术，可大大加快封装的底层互联实现。最后，封装评估、模型提取、信号与功率完整性分析，也是基于Sigrity技术，都已经被集成到Allegro 16.6解决方案。这使得IC封装设计中需要确认及签署的分析结果更加容易和快捷。 “小型/轻薄型消费电子产品的设计挑战继续推动着Cadence顶尖封装设计工具的发展，”Cadence PCB与IC封装产品营销部主管Keith Felton说，“除了提供具有物理设计角度的IC封装解决方案，Allegro如今也允许客户分析和检验电子产品的高性能、低功耗设备。这些改进减少了设计时间，加快了上市速度。” Cadence Allegro的全新改良可实现具有更高可预测性和有效率的设计周期。此外，Allegro协同设计流程的改良可增强合作，芯片与PCB设计团队都能提高系统级的表现，降低总体系统成本。 供应情况: Allegro的16.6 IC封装解决方案预定于2012年第四季度发布。 | |
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