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1 概述
数字频率计是数字电路中的一个典型应用，测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
传统控制系统通常将单片机作为控制核心，并辅以相应的元器件构成一个整体。这种方法在应用中需扩展芯片，连线复杂、可靠性差。而CPLD（可编程逻辑器件）集成度高、运算速度快、开发周期短，因此随着它的广泛应用，以EDA工具为手段，运用VHDL语言的设计方法，增强了设计的灵活性，使整个系统大大简化，同时提高了系统的性能和可靠性。
2 数字频率计设计原理
2.1 数字频率计的基本工作原理
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常计算每秒内待测信号的脉冲个数，即闸门时间为1秒（也可大于或小于1秒）。本文所设计和研究数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等。
2.2 数字频率计的设计环境
CPLD是近年来发展最快的集成电路之一，内部集成了可编程连线以及大量的门和触发器等基本逻辑元件，使用者可以利用一台装有设计软件的普通计算机及特定下载电缆对CPLD器件进行编程，在相应EDA工具支持下使其成为某个数字逻辑电路。
VHDL已成为一种工业标准硬件描述语言，具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点。设计者可以从系统设计人手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路的设计。
2.3 数字频率计的系统模块设计
2.3.1 测频率控制信号发生器
设计频率计的关键是设计一个测频率控制信号发生器，产生测量频率控制时序。控制时钟信号c取为1Hz，2分频后即可查声一个脉宽为1秒的时钟t，作为计数闸门信号。当t为高电平时，允许计数；当t由高电平变为低电平时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次t上升沿到来之前产生零信号，将计数器清零，为下次计数作准备。
2.3.2 计数器
计数器以待测信号作为时钟，清零信号到来时，异步清零；t为高电平时开始计数。计数是以十进制数显示，本文设计了一个简单的lOkHz以内信号的频率计。如果需要测试较高的频率信号，则将输出位数增加，当然锁存器的位数也要增加。
2.3.3 锁存器
当t下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管显示。锁存器可使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。
2.4 系统软件设计
采用VHDL描述数字频率计的电路时，要按照自顶向下的设计思路，编写各个模块的VHDL源程序，最后再对各个模块进行组合。
VHDL源程序为如下： （图片） 2.5 系统功能仿真
采用Lattice公司推出的Isp Expen EDA软件，对所编写数字频率计VHDL源程序进行编译、逻辑综合，自动地把VHDL描述转变为门级电路。然后进行波形仿真，进而检查测量的结果是否准确，同时还可以进一步修改、测试向量文件。最后通过编程电缆，将所设计的内容下载到CPLD器件中，进行实物仿真。
3 结束语
本文介绍了使用VHDL语言设计数字频率计的方法，并下载到CPLD中组成实际电路，这样可以简化硬件的开发和制造，使硬件体积大大缩小，并提高了系统的可靠性。同时在基本电路模块基础上，通过修改VHDL源程序，无需修改硬件电路即可增加新功能，从而满足不同用户的需要，实现数字系统硬件的软件化。
1/16/2013
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