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市场对更轻便小巧、成本更低、功耗更低的IC的需求直接推动了半导体IC三维封装技术的发展。在这种市场影响力的催逼之下，为紧跟上其IC设计同行的发展步伐，封装设计人员正感受到越来越大的压力。
过去几十年间，IC设计人员都能充分利用硅晶片的平面(X和Y方向)优势来定义和封装更多的晶体管和门电路。尽可能地在一块平面硅片上集成最多的功能一直是IC设计人员的目标。这种模式正在开始改变，尽管对许多消费电子应用而言目前它还只是一种想像。
随着工艺几何尺寸缩小到40纳米及以下，像成本更高、热管理需求更大等关键问题逐渐暴露出来。此外，在一块平面芯片上集成更多功能的系统级芯片(SoC)的开发变得越来越令人不可接受的昂贵。从而推动硅晶片的第三维即Z轴的利用，以满足消费、汽车和医疗电子领域，尤其是便携式设备的大规模市场应用的需求。
在上世纪90年代，小占位面积IC封装的发展始于薄型小尺寸封装(TSOP)，随后是芯片级封装(CSP)，最近几年多芯片封装(MCP)和系统级封装(SiP)概念又开始独领风骚(图1)。MCP可以在一个封装中集成两个以上的IC裸片。SiP则能够把一个IC裸片和其它元件整合在一个单独的封装里。
尽管MCP和SiP目前只占总IC封装市场的很小部分，但它们的市场份额正在不断增长。市场研究公司ICInsights表示，2009年MCP和SiP将分别以12%和14.6%的年复合增长率(CAGR)增长，超过了所有IC封装类型的总增长速度。
手机是最重要的三维封装应用。诺基亚预期在未来几年间手机的重量和总体尺寸大小将每年下降20%，这使得压力逐渐增大。该公司还预测全球手机总数量较之去年的6.43亿部，今年年底将增至7.4亿。
三维封装的另一个主要推动力是采用SiP方案的数码相机。“SiP方案的关键技术推动力是x32双倍数据传输率(double-data-rate，DDR)存储设备的使用，这种存储设备具有高速总线，能提高存储容量，并把所有存储芯片和用于低端产品的逻辑电路整合在了一起。”Qualcomm公司的IC封装工程高级主管TomGregorich表示。 （图片） 其它三维封装消费电子应用包括数码摄像机和DVD播放器。大量消费电子产品采用CSP方案，即在一个单独的封装中把包含存储器件(如闪存和静态RAM以及逻辑器件)的硅片垂直堆叠起来。（图片） CSP比前几代TSOP的性能更高，它能够良好处理TSOP的上限400-MHz以上的信号，并具有更短的延迟。在CSP领域，Tessera公司已领先开发出不少新技术，比如它的mZ球堆叠(ball-stack)技术即是其一。对DDR2类型的存储器，mZ球堆叠数可达8。
Tessera公司还针对RF无线手机开发出了一种小尺寸的CSP封装，足以和球栅阵列(BGA)封装(图2)比较。该封装在柔性衬底(compliantsubstrate)上采用共面引脚，这样使得300毫米精细间距器件的使用成为可能，提高了电子性能，且不需要测试插槽互连，只要简单地压触在印制电路板上就可以了。
三维封装定义
有几种出色的方案可用来实现三维封装。但在定义这种封装时存在一些混淆。三维纯化论者主张真正的三维IC封装应该是在垂直方向上有多层硅器件互连的单块集成电路。
不同于传统的所谓三维封装在后端工艺中堆叠芯片和IC，这种方案是从IC前端制造工艺就开始实施。那些纯化论者认为虽然传统的后端工艺方案可以提供小占位面积和高密度的优点，但造成了成本增高(因为已知良品裸片(KGD)更少)和热管理等问题。而基于前端的方案则不用面临这些挑战。
MatrixSemiconductor公司致力于通过它的三维存储产品成为真正的三维封装概念开发商。该公司声称使用它的方案，在相同密度下裸片尺寸比其它方案要小得多，从而大大降低了每位成本(图3)。（图片） 然而，对许多消费电子应用来说，堆叠存储和逻辑裸片及其封装都是标准规范的。混合功能的堆叠裸片(如存储和逻辑)比单独的存储裸片堆叠还要富挑战性，因为存储器芯片的良率一般比逻辑芯片高。
某些封装专业人员选择封装堆叠方案，把存储器封装和逻辑封装垂直堆叠起来，以缓解部分问题。同时，SiP方案有三个主要选择：裸片堆叠，封装堆叠和组件堆叠(图4)。（图片） AMD公司(AdvancedMicroDevices)和富士通公司合资的闪存公司SpansionLLC提出了一种创新性的堆叠封装(package-on-package，PoP)解决方案替代SiP。这种方案更易于标准存储器和逻辑封装的堆叠，而且缩短上市时间。此外也有更大的灵活性来处理由于存储封装需要容纳更多逻辑封装接合点(landpoints)而引起的要求稍大平面(X和Y轴)面积的问题。
Spansion无线系统部门的解决方案提供市场经理JeremyWerner相信，PoP方案将是用于高密度存储芯片的下一代三维封装。Spansion公司目前能够以间距为0.65mm的128球形引脚、12×12mm(或15×15mm)封装提供8裸片存储器产品。而且，该公司在NOR闪存技术方面的研发已有突破，如它的MirrorBit技术(图5)。（图片） AmkorTechnology公司看到了客户对于将它的PSvfBGA高密度底层逻辑封装包与Spansion公司的PoP方案相结合展现出巨大兴趣。PSvfBGA减小了下面母板所需的布线密度和元件面积，为整个PoP堆叠形成了一个互连基础(参见本文的开放式照片)。
另一种三维封装方法是惯常用于封装DRAM的封装中之封装(Package-in-Package，PiP)方案，即两个或更多的封装装配在一起再包覆成型(overmolded)，形成一个单独的封装与成品板相连(图6)。（图片） 技术挑战
一种颇有吸引力的三维封装方法试图改善裸片互连技术，利用多个裸片堆叠方案使其更具成本效益。几家涉及对封装工程师而言是透明的多芯片设计的公司和组织正在对此进行研究。通过大幅度提高裸片的互连数目，同时降低内部裸片延迟，这种方案可得以实现。比利时的大学校际微电子中心(Interuniversity Micro-Electronics Center)采用穿过芯片的过孔(through-die via)、围绕边缘互连(around-the-edge interconnect)，并使裸片的两面都有凸起的缓冲层，以此建立互连点穿过所有堆叠的裸片堆叠。
“要对目前最流行的三维封装方法裸片堆叠法进行提高，存在双重的困难，”Tessera的市场营销副总裁Craig Mitchell提到。“其中包括增加堆叠裸片的数量，这对良率和复杂的配线布局及连接这一装配过程的简化都有影响。”
随着三维封装尺寸的缩小，更多功能的集成，在芯片和封装设计周期的初期就利用三维自动设计工具来分析电气、机械性能和热效应已是势在必行。Cadence公司Virtuoso平台的副总裁Felicia James强调了“早在设计流程初期就能够获知实际效果的重要性，比如在总体设计仿真环境中分析三维效应。”在实现进一步小型化与提高集成度的任务中，增强IC和封装设计人员之间的协同设计与知识共享至为关键。
自动化设计工具公司Optimal Corp.的CTO An Yu Kuo更是特别指出：“不同于评估二维平面封装上器件的信号集成度、功率集成度以及热特性，设计人员必须能够对这些问题予以全面考虑，包括使用三维EDA工具的三维透视分析”更薄的封装材料、复合基板材料以及超薄的晶圆都要求使用EDA工具进行更完善的分析。这些材料的热扩散差异和封装中对模封成型过程温度的谨慎控制是必需的。而封装弯曲度(Package warp)和裸片弯曲度(die warp)又给三维封装带来了两个机械方面的挑战。
热管理是三维封装设计中的一个主要问题。空气流和热流、温度分布、系统级热传输，以及自然对流冷却和强制对流冷却等等，它们所需要的参数数据只有正确的三维EDA设计工具才能够提供。
“目前的EDA工具大大优于几年前的，而且还在继续改进提高中，”Analog Devices公司的先进封装主管及院士Carl Roberts表示。他指出，通过更仔细地研究原始设计方案，设计人员是能够解决三维封装的热设计问题的。“大量热问题的根源在于芯片设计是如何执行的，是如何画出版图的，”他补充道。
Roberts是业界首款可用汽车微机电系统(MEMS)加速计的主要开发人员。他相信“Analog Devices公司在MEMS技术领域的经验可以使该公司更易于解决富有挑战性的三维封装问题，事实上它已经进行很长一段时间了。”
未来展望
尽管SoC技术被认为对低成本的消费电子封装而言过于昂贵，但提高SoC封装成本因素的努力一直没有停止过，至少至今如此。这也正是蓝鲸联盟的目标，该联盟是由欧洲共同体(EC)第五期架构计划中的信息社会技术(Information Society Technologies)计划所资助的项目。
蓝鲸联盟创建于2002年，旨在展示RF SoC和功率器件的晶圆级封装，以及开发用于晶圆球状化工艺(waferballing process)的设备。联盟成员包括荷兰的飞利浦公司、英国的DEK公司、荷兰的代尔夫特工业大学微电子和亚微米技术研究所(Dimes)、德国的柏林技术大学、以色列的Shellcase公司。
Tessera 公司CEO David B. Tuckerman预测当前的技术发展将进一步推动产品的小型化。这些技术包括高性能计算、无线感测和图像传感器处理(图7)。（图片） 三星公司的高级副总裁兼技术市场经理Jan King预测多堆叠封装(multistacked package，MSP)将是移动应用领域的下一代三维封装，他认为MCP和SiP将成为MSP的领跑者，并相信与其它封装方法相比，MCP能够带来70%的空间节省。事实上，三星目前正在为最新一代的3G手机开发一款8芯片MCP，它具有和前一代4芯片MCP相同的厚度(1.4 毫米)，可携带存储达3.2Gbit。虽然三维封装开发已经满足了消费电子性能需求提出的挑战，但Z方向的封装并非总是完美选择。不断增加的三维封装供应商数量表明，若用于消费电子产品的封装产品的生命周期只有短短一两年，走三维路线就可能并不可行。实际上，对某些应用来说，旧有的平面二维技术已经足够（图片） “你真正需要的是尽可能利用SoC和SiP方案的某种结合。所有功能的建立并不是平等的，所以必须使用适当的封装方案，”Tessera公司的市场营销VP Craig Mitchell指出。
有一件事是确定的，即从引线键合互连到晶圆级封装的转移将加速进行。未来的三维封装将采用更多的晶圆到晶圆堆叠以及芯片到晶圆堆叠，以提高封装的成本效益、可靠性并改进外形因子。
“在今天，你必须尽快满足你的客户的需要，否则你就会失去市场，”Analog Devices公司的Carl Roberts强调。“这意味着更短的设计周期，任务必须又快又好地完成，这就给IC设计人员和封装设计人员都带来了更大的压力。”
2/5/2006
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